芯片设计是每个国家的发展重点之一，扩大中国芯片设计产业将有助于减少我国对外国芯片的依赖。 在先前的文章中，编辑者曾经介绍过芯片设计的正向和反向流程以及芯片设计的前景。 在本文中，编辑人员将向您介绍实际的芯片设计章节-RFID芯片设计中时钟树功耗的优化和实现。
1概述
UHF RFID是UHF射频识别标签芯片。 该芯片采用无源供电模式：接收到载波能量后，RF前端单元生成Vdd电源信号，以使整个芯片工作。 由于电源系统的限制，芯片无法产生大电流驱动，因此低功耗设计已成为芯片开发过程中的重大突破。 为了使数字电路部分产生尽可能少的功耗，在数字逻辑电路设计过程中，除了简化系统结构（功能简单，仅包含编码模块，解码模块，随机数生成模块，时钟，复位模块，存储器控制单元以及总体控制模块），某些电路的设计中采用了异步电路设计。 在此过程中，我们看到，由于时钟树消耗了数字逻辑功耗的大部分（约30％或更多），因此降低时钟树的功耗也已降低了时钟逻辑的功耗。数字逻辑和整个标签芯片的功能。 消费的重要一步。
2芯片功率组成和降低功耗的方法
2.1功耗构成
图1芯片功耗构成
动态功耗主要包括短路功耗和翻转功耗，这是该设计功耗的主要组成部分。 短路功耗是内部功耗，它是由设备中的某个时刻打开P管和N管引起的瞬时短路引起的。 周转功耗是由CMOS器件输出处的负载电容的充电和放电引起的。 泄漏功耗主要包括亚阈值泄漏和栅极泄漏引起的功耗。
如今，两个最重要的功耗来源是：电容转换和亚阈值泄漏。
2.2降低功耗的主要方法
图2降低芯片功耗的主要方法
2.2.1降低电源电压Vdd
电压岛：不同的模块使用不同的电源电压。
多路电压等级缩放：同一模块中有多个电压源。 根据不同的应用在这些电压源之间切换。
动态电压频率缩放：“多级电压调整”的升级版本，可根据每个模块的工作频率动态调整电压。
自适应电压缩放：DVFS的升级版，它使用反馈电路，该反馈电路可以监视电路行为以自适应地调整电压。
亚阈值电路（设计难度更大，仍然处于学术研究范围之内）
2.2.2降低频率f和周转率A
代码优化（提取公共因素，资源重用，操作数隔离，减少峰值功耗的串行工作等）
门控时钟
多时钟策略
2.2.3减小负载电容（CL）和晶体管尺寸（Wmos）
减少顺序单位
芯片面积和缩小规模
流程升级
2.2.4降低漏电流Ileak
控制阈值电压（阈值电压）（阈值电压↑漏电流↓如果使用MTCMOS，VTCMOS，DTCMOS）
控制栅极电压（栅极电压）（通过控制栅极-源极电压来控制泄漏电流）
晶体管堆栈（串联连接冗余晶体管，增加电阻以减少泄漏电流）
门控电源（电源控制或PSO）（当模块不工作时，请关闭电源以有效减少泄漏电流）
3 RFID芯片中时钟树功耗的优化
当芯片工作时，功耗的很大一部分归因于时钟网络的周转。 如果时钟网络很大，则由该部分引起的功率损耗将非常大。 在许多低功耗技术中，门控时钟对翻转功耗和内部功耗的抑制作用最强。 在该设计中，多级门控时钟技术与特殊的时钟树优化策略的结合节省了大部分功耗。 该项目在逻辑设计中使用了多种优化功耗策略，并在后端综合和物理设计中尝试了一些方法。 通过前端和后端的几次功耗优化和迭代，发现了逻辑代码设计和最小功耗。
4.1在RTL阶段手动添加时钟门控
图3门控时钟示意图
模块data_reg（En，Data，clk，out）
输入En，clk;
输入[7：0]数据；
输出[7：0] out;
总是@（posedge clk）
如果（En）out =数据；
endmodule
该阶段的目的主要有两个方面：首先是根据每个模块的时钟翻转概率，增加一个门控时钟单元来控制翻转率并更合理地降低动态功耗。 第二是尽可能地制造出具有平衡结构的时钟网络。 可以保证可以在后端时钟树的合成阶段添加一些时钟缓冲区，以降低功耗。 铸造单元库中的ICG（集成门控）单元可直接用于实际代码设计中。
4.2处于综合阶段的工具被插入到集成门中
图4逻辑综合期间的门控时钟插入
＃设置时钟选通选项，max_fanout默认为无限制
set_clock_gating_style -sequential_cell锁存器\
-positive_edge_logic {综合} \
-control_point之前的\
-控制信号扫描启用
＃通过插入“始终启用” ICG创建更平衡的时钟树
将power_cg_all_registers设置为true
将power_remove_redundant_clock_gates设置为true
read_db 设计.gtech.db
current_design顶部
链接
源文件design.cstr.tcl
＃插入时钟门控
插入时钟门控
编
＃生成有关插入的时钟门控的报告
报告时钟门控
此阶段的目的是使用集成工具（DC）自动插入门控单元，以进一步降低功耗。
应该注意的是，用于插入ICG的参数设置，例如最大扇出（扇出越大，节能越多，扇出越平衡，取决于设计，如图所示，偏斜越小），另外，还需要为更复杂的栅极控制结构插入一个常开的ICG，以使时钟网络结构更加平衡。
4.3在时钟树的综合阶段优化功耗
图5两种时钟树结构的比较（a）：多层深度类型； （b）：少层次平板式
首先介绍时钟树综合参数对时钟树结构的影响：
偏差：时钟偏差，时钟树的总体目标。
插入延迟（延迟）：时钟路径的总延迟，用于限制时钟树级别数的增加。
最大延迟：最大转换时间限制了第一级缓冲区可以驱动的缓冲区数量。
最大电容最大扇出：最大负载电容和最大扇出限制了第一级缓冲器可以驱动的缓冲器数量。
一般设计中时钟树综合的最终目标是减少时钟偏斜。 增加级别数并减少每个扇出级别将投资更多的缓冲区，更准确地平衡每个时钟路径的延迟以获得较小的偏斜。 但是对于低功耗设计，特别是时钟频率较低时，时序要求不是很高，因此希望可以减小时钟树的规模，以减少由时钟树引起的动态开关功耗。 如图所示，通过减少时钟树的级别数并增加扇出，可以有效地减小时钟树的大小。 但是，由于减少了缓冲区的数量，因此，与多级时钟树相比，具有较少级别的时钟树可以大致平衡每个时钟路径的延迟，并产生较大的偏差。 可以看出，以减小时钟树的规模为目标，低功耗时钟树的合成是以增加一定的偏斜为代价的。
专门针对该RFID芯片，我们使用TSMC 0.18um CMOS LOGIC / MS / RF工艺，时钟频率仅为1.92M，这是非常低的。 此时，当时钟用于时钟树合成时，低时钟用于减小时钟树的规模。 功耗时钟树综合主要设置偏斜，等待时间和传输的约束。 由于限制扇出将增加时钟树级别的数量并增加功耗，因此未设置此值。 库中的默认值。 实际上，我们使用了9种不同的时钟树约束，这些约束和综合结果如表1所示。
5结论
如表1所示，总体趋势是目标偏斜越大，最终时钟树大小越小，时钟树缓冲区的数量越少，相应的动态和静态功耗也越小。 这将保存时钟树。 消费的目的。 可以看出，当目标偏差大于10ns时，功耗基本不变，但是较大的偏差值将导致保持时序的恶化，并在修复时序时增加插入的缓冲区数量，因此应该妥协。 从图表中，策略5和策略6是首选解决方案。 此外，当选择最佳偏斜设置时，您还可以看到最大过渡值越大，最终功耗越低。 这可以理解为时钟信号转换时间越长，所需的能量越小。 另外，可以最大程度地扩大等待时间约束的设置，并且其值对最终功耗结果影响很小。
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